Vivado下的工程能用Synplify综合吗？怎么找不到在综合工具添加的位置呢？
2019-06-04 09:45
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面
2016-09-07 11:34
嗨，Vivado的新手问题;是否有可能为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？谢谢，埃里克
2019-11-11 07:33
将程序从低版本的vivado搬移到高版本的vivado的时，直接在高版本的vivado下升级软核中的各个IP后，在综合过
2020-11-14 20:57
您好我有一个关于vivado hls的问题。RTL是否来自xivix FPGA的vivado hls onyl？我们可以在Design Compiler上使用它进行综合吗？谢谢
2020-04-13 09:12
我想问一下大神们，vivado仿真时，RTL分析、综合后都会产生原理图，有什么区别？？？
2017-09-25 13:33
亲爱的大家，我现在正在使用Vivado 2013.3。我试图将PL结构时钟从1 MHZ更改为500KHZ。 （1 MHZ下没问题）但是，Vivado在运行综合时崩溃了。对我来说减少PL结构时钟非常重要，因为我打算在一
2020-03-25 08:40
菜鸟求指教，最近在用vivado 2015.3 做个小项目，遇到问题：代码综合后会报错：'get_property' expects at least one object.错误地址在IP的 clocks.xdc文件中。
2016-08-31 10:42
在vivado中导入E203V2相关源文件并建立工程以后，工程建立以后仿真可以运行，但是综合的时候出现很多no_clock 的警告，提示很多寄存器没有时钟输入，这该怎么
2023-08-11 07:43
Vivado硬件平台更新后Vitis工程如何快捷更新
2021-03-08 08:00
