DRP时钟为60位RX bufferRXUSRCLK源是RXOUTCLKno逗号检测工具是vivado，版本是2013-03在modelsim仿真中，我发现GTX rx cdrlock无法锁定，它总是每6-7 clk_135m周期无效。
2020-07-28 10:40
你好，我正在使用以下工具：Vivado 2015.4questasim64_10.4c我用这个命令编译了模拟库：compile_simlib -directory C：/Xilinx/Vivado
2020-07-31 11:27
我用k7 325t配置一个显示端口GTX rx，我用一个黄金显示端口tx发送数据，我发现GTX rx cdrlock每1秒或2秒为0。GTX的哪个设置会影响rx cdr
2020-07-20 10:48
大家好，我有一个Kintex-7设计，它使用10G的GTX收发器。几年前我用GTX收发器向导2.2创建了这个设计，它一直很好用。就在最近，我尝试使用最新版本的Vivado实现相同的设计，而
2020-05-07 07:31
他们已成功分配到119和118银行。但是，当我尝试将GTX参考时钟的引脚分配到bank 119（A10）和118（E10）时，Vivado总是禁止我这样做并向我显示一条消息作为附件，表示我有冲突。但是
2019-03-01 09:18
本文简单的介绍了GTX一些知识，不过从以上内容就可以大概知道GTX的底层是如何实现的，和上层的实现结构，其中的每一个部分都包含了很多的内容。
2021-05-24 06:20
你好！我试图在xc7k355t FPGA中实例化20个GTX收发器。所有20 GTX的核心配置都相同。在实施阶段发生以下错误：[放置30-640]放置检查：此设计需要比目标设备中更多
2020-08-20 13:39
你好当我将7系列收发器向导用于Kintex-7设备（XC7K70T）时，我无法将GTX速率设置为高于6.6 Gbps的值。 Kintex-7 GTX应该以11.3 Gbps的速度运行，但似乎只适用于
2019-03-06 09:49
，有没有提到上述信号规格的手册？我使用以下工具.FPGA：Virtex7PCIe端点：用户逻辑的Gen1 4lane（供应商IP）GTX：Vivado 2014.4,7系列FPGA收发器向导版本3.4感谢你的帮助。谢谢。Yoshioku
2020-05-04 09:05
我使用V5 130T GTX来模拟SATA Gen 1，我发现并行信号RXDATA_OUT与串行信号RXP_IN / RXN_IN不匹配。当RXP_IN / RXN_IN（sata设备传输Align
2019-11-06 09:30
