模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。
2017-02-11 16:58
这次的实战使用的数据是交通标志数据集，共有62类交通标志。其中训练集数据有4572张照片（每个类别大概七十个），测试数据集有2520张照片（每个类别大概40个）。数据包含两个子目录分别train与test：
2019-07-18 15:24
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
2017-02-11 16:57
此篇文章里，我们将通过使用InTime来检验Vivado 2017.1和Vivado2016.4之间的性能对比。 概要：分别进行了3个Vivado 2017.1对Vivado
2018-07-04 11:23
Tasks: 240 total, 1 running, 239 sleeping, 0 stopped, 0 zombie—系统现在共有240个进程，其中处于运行中的有1个，239个在休眠（sleep），stoped状态的有0个，zombie状态（僵尸）的有0个。
2018-09-17 16:09
Vivado可以导出脚本，保存创建工程的相关命令和配置，并可以在需要的时候使用脚本重建Vivado工程。脚本通常只有KB级别大小，远远小于工程打包文件的大小，因此便于备份和版本管理。下面把前述脚本升级到Vivado
2022-08-02 10:10
有时我们对时序约束进行了一些调整，希望能够快速看到对应的时序报告，而又不希望重新布局布线。这时，我们可以打开布线后的dcp，直接在Vivado Tcl Console里输入更新后的时序约束。如果调整
2024-10-24 15:08
在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。
2019-05-02 10:13
Xilinx的新一代设计套件Vivado相比上一代产品ISE，在运行速度、算法优化和功能整合等很多方面都有了显著地改进。但是对初学者来说，新的约束语言XDC以及脚本语言Tcl的引入则成为了快速掌握
2017-11-18 03:52
无论此刻你是一个需要安装Xilinx Vivado工具链的入门菜鸟，还是已有license过期的Vivado老铁，今儿咱就借着这篇文章，把学习「Vivado如何获取License」这档子事儿给说通透咯~ 手把手教程，
2018-07-03 09:54
