SW[1]这样子例化错误，请问下，不能这样例化的吗？在顶层模块是input[4]sw;这样定义的，然后在底层模块要使用到sw[1]这个开关信号，现在
2017-04-17 17:07
初学者。我在刷HDLbits的时候做到了这道题 答案： 答案给的是定义了wire型的信号，并借这个来进行端口连接。而我的疑问在于： 1.模块例化时，如果采用按名字的方式进行例化
2024-07-15 20:38
当我调用triple speed ethernet或10G-BaseR时，例化一个口时可以，我想同时用一个IP例化多个端口
2014-11-04 14:23
能不能分享个Verilog模块例化的教程？
2015-01-02 00:43
我用的是赛灵思XC3S200A芯片,我需要一个移相90度的时钟,我用IP核生成DCM模块,勾选了CLK90选项,可是在例化的时候报错说没有CLK90这个端口,我直接从CLK0_OUT取出时钟是和输入时钟一样的相位并没
2016-01-12 16:26
你好，我正在考虑从2015.4到2016.1更新Vivado版本。我有任何问题。[1] I / O端口列表文件在实现设计之后，我可以使用命令[File] - [Export] - [Export I
2020-04-27 09:40
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面富含了大量的信息，我想知道edf文件怎样添加到Vivad
2016-09-07 11:34
现在在用quartus ii 14.1，5CEFA2F23I7的片子，在使用软件自带的PLL时，不知如何例化PLL，这个跟以前的版本不一样了
2016-03-19 15:45
如何利用python自动生成verilog模块例化模板？
2021-06-21 06:06
嗨，在网络实施期间，当我将用户ILA端口从3个端口扩展到11个端口时，会生成以下消息：[Vivado_Tcl 4-131] Power Optimization遇到异常
2018-11-08 11:29
