大家好，我正在尝试在kintex-7 FPGA中构建一个运行速度为5Gbps的JESD204B ADC和DAC接口。根据产品指南文档，我在vivado 2014.1中生成了发送和接收内核，更新了
2018-10-19 14:37
综合，结果存储在.DCP文件中我做了第二个VIVADO综合后项目......我从第一个VIVADO项目添加了DCP文件，我也添加了NGC文件...但每当我运行实现我得到
2019-03-22 07:46
如何使用DCP器件？如何通过按键控制三线DCP器件？
2021-04-21 06:19
喜我正在使用Vivado 2016.2进行Ultrascale的设计。一切都很好，而我没有使用时序分析。我可以在路由后打开检查点并获得时间报告。但如果我想选择任何一条路 - 维瓦多停下来没有任何
2018-10-30 18:02
-5840-MFN-DT-XILINX01/dbg_hub_CV.0/out /result.dcp”。无法访问IP：netlist的以下元素。阶段1生成并合成调试核心|校验和：153ad8c93时间：cpu = 00:00:01;逝去了= 00:00
2018-11-13 14:18
我从Xilinx Vivado 2015.2生成了一个FIFOIP。但我无法在Xilinx ISE 14.7中看到合成设计所需的.NGC文件。如何生成设计的.NGC文件？需要Alsowhich文件才能在
2020-04-24 09:40
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸载过Modelsim，用vivado打开过ISE工程，因为工程中很多IP核不能用所以在重新生成过程中发现
2023-04-24 23:42
vivado 出现问题要先分析；vivado2017.4生成比特流失败，请教一下大家
2021-03-05 06:37
/.Xil/Vivado-7968-PC/dcp_7/pll80Mhz.edf：297]你知道这个问题会发生什么吗？P.S附件是xilinx DDR3 SDRAM控制器的图像修改。
2020-05-06 10:32
你好，我有一块ZC-702板，并使用套件附带的节点锁定licese安装了Vivado。我看到Vivado设计版15.2包含系统生成器。我成功安装了Vivado。但是，我
2018-12-17 11:49
