嗨，Vivado的新手问题;是否有可能为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网
2019-11-11 07:33
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的
2016-09-07 11:34
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸载过Modelsim，用vivado打开过ISE工程，因为工程中很多
2023-04-24 23:42
基于HDL生成该IP的网表。但是什么意味着“推动”IP？ impl应该非常依赖于整个设计。我不确定特定
2019-03-08 13:30
请教一下，vivado怎么把带ip核的工程进行封装，保证代码不可见，可以通过端口调用。我尝试了以下方法，ippackage，如果要在另一个程序里调用，也要提供源代码；另一个方法是将网
2017-07-14 09:18
的经验几乎为0，因此我想就如何解决这个问题提出建议。这就是我的想法：1 - 首先，用Vivado HLS转换VHDL中的C代码（我现在有一些经验）2 - 在Vivado HLS中生成
2020-03-24 08:37
您好我有一个模块的EDIF网表（由Vivado 2017.4中的第3方生成）。我没有模块源verilog。我有加密模块的行为模型，我有一个行为模型的测试平台。行为模拟在
2018-11-07 11:34
vivado的三速以太网IP核接口太多了，完全不知道应该怎么用，哪位大佬能发我一份设计或者仿真吗？简单的就好
2021-04-15 12:58
无法使用基于ISE的策略运行综合和实施，或导入ngc网表。请设置XILINX环境以获得完整功能。source run_ippack.tcl -notrace确实在我打开vivado并添加我的
2020-04-03 08:48
各位大侠，我在用orcad生成网表时，软件无法正常退出，但其实网表文件已经生成
2011-12-18 11:14
