物理约束文件ADC可做哪些约束？
2023-08-11 08:37
使用Vivado 2015.4我生成了两个FIFO和一个Aurora Core。我收到与Vivado自动生成的时序约束相关的严重警告。由于我的FIFO在整个设计中被多次使用，我需要一种让
2018-11-02 11:30
在使用Vivado GUI实现和分配引脚信息后，我没有在xdc约束文件中看到结果。例如，引脚和iostandard。他们在哪里攒钱？以上来自于谷歌翻译以下为原文After
2018-11-07 11:24
大家好，使用UCF文件中的ISE，我习惯于在输入焊盘和第一个触发器之间的信号上设置maxdelay约束，特别是在总线信号上，以确保总线的所有信号具有大致相同的传播时间。使用Vivado，我无法在
2018-10-25 15:17
出于某种原因，Vivado忽略了我的约束文件，当我尝试在tcl控制台中逐个输入约束时，我尝试分配的每个端口都会出现以下错误：set_property PACKAGE_PIN T19
2018-11-06 11:36
Xilinx工具：vivado在该图中，TX_CLK_i连接到pll_x1模块的输入时钟。然后，pll_x1的输出时钟连接到ODDR。接下来，ODDR的输出引脚将连接到I / O引脚
2020-05-04 08:04
回到ISE， 我们可以做的一件事是路由设计，然后为设计生成约束文件，过去对这些较小的部件有用，看看工具如何连接引脚，给出了一个起点，我怎么在Vivado做这个？在vhdl / ip块中输入设计，模拟
2018-10-22 11:19
小弟刚学习FPGA不久，仅仅学习了一个普通工作流，但对于时序约束什么的几乎一无所知最近在编一个模块时，VIVADO综合实现出来Timing那里是红色，WNS TNS为负值，只知道似乎是当前布线延迟
2015-09-06 20:08
在Vivado 2016.1和Kintex-7 FPGA中，我可以使用名为“Clocking Wizard v5.3”的IP来配置为我的项目输出系统时钟的MMCM。自定义此IP后，将自动为IP生成约束
2019-08-02 09:54
物理综合技术是数字电路设计工程师必须要掌握的一项技能，是RTL到物理实现的起点，而物理综合是一个很复杂的过程，环境、工艺库设定、时序约束编写、综合时序问题分析等等均需要
2021-06-23 06:59
