Xilinx Vivado开发环境编译HDL时，对时钟信号设置了编译规则，如果时钟由于硬件设计原因分配到了普通IO上，而非_SRCC或者_MRCC专用时钟管脚上时，
2024-04-15 11:38
当RTL代码修改较少时，使用增量编译功能可以提高工程的编译速度，Incremental Compile增量编译是Vivado提供的一项高阶功能。目的旨在当设计微小的改变
2019-01-22 17:27
通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中，Vivado会自动分析文件的编译
2023-01-06 09:27
随着FPGA规模的增大，设计复杂度的增加，Vivado编译时间成为一个不可回避的话题。尤其是一些基于SSI芯片的设计，如VU9P/VU13P/VU19P等，布局布线时间更是显著增加。当然，对于一些设计而言，十几个小时是合理的。但我们依然试图分析设计存在的问题以期缩
2024-09-18 10:43
最近在项目中以SpinalHDL为主体做系统集成，其中遇到了不少模块命名与管理的坑，借此机会，再来聊一聊混合编程中的模块件命名与管理的事情。
2022-12-13 17:03
VCS-MX的版本，可以混合编译Verilog和VHDL语言 由于在linux系统中个人用户各种权限被限制，导致很多地方无法正常使用软件之间的协调工作。 为了以防万一，在此以个人用户去实现vivado调用VCS仿真。
2018-07-05 03:30
Incremental Compile增量编译是Vivado提供的一项高阶功能。目的旨在当设计微小的改变时，重用综合和布局布线的结果，缩短编译时间。
2018-07-05 06:06
这篇文章讲解的知识点很“小”，但是在C和C++的混合编程中非常重要。因为我们在写应用程序时，经常利用到第三方的程序。如果我们的代码用C，但是第三方代码是C++；或者我们的代码用C++，而第三方的代码是C，那么在整合的时候就需要仔细一点了。
2023-02-14 13:48
本文分析了传统滤波器方法在处理非平稳信号时的缺点，研究了小波去噪的原理和方法，研究了利用LabVIEW 和Matlab混合编程的方法，将LabVIEW完美的图形编程技术和Matlab强大的的数学解算
2014-01-09 15:37
本文结合编译原理理论和GCC实践做了一个总结，希望能给需要了解编译原理和底层知识的同学一个更快的学习路径。
2023-03-02 16:15
