SW[1]这样子例化错误，请问下，不能这样例化的吗？在顶层模块是input[4]sw;这样定义的，然后在底层
2017-04-17 17:07
如何利用python自动生成verilog模块例化模板？
2021-06-21 06:06
能不能分享个Verilog模块例化的教程？
2015-01-02 00:43
在vivado中 ,如何查看各个模块的资源占用情况呢？
2021-02-04 07:11
我用的是赛灵思XC3S200A芯片,我需要一个移相90度的时钟,我用IP核生成DCM模块,勾选了CLK90选项,可是在例化的时候报错说没有CLK90这个端口,我直接从CLK0_OUT取出时钟是和输入时钟一样的相位并没
2016-01-12 16:26
激光测距模块在自动化系统中的作用？
2015-07-23 10:36
如何利用基于PXI Express的NI FlexRIO模块去满足自动化测试需求？
2021-05-06 08:16
自动化测试为什么会出现？相比手工测试，自动化测试有哪些优势？自动化测试可以分为哪几个级别？进行自动化测试的软件需要满足哪几个条件？数据驱动的
2021-04-15 06:55
在工厂自动化应用中，从单片机中获取更多的用于信号链处理的资源随着工厂越来越智能化，用于制造监控这些设备的传感器和自动化设备的技术也变得越来越智能。微控制器（MCU）则需要快速有效地适应不同类型的传感
2019-07-16 07:08
嗨，我的设计有几个头文件，其中一些被声明为全局头文件。在详细说明期间不会访问全局头文件内容。编译之前的自动排序也可能是它的原因。一旦我解决了这个问题，精化步骤就会继续进行，但会崩溃，从而关闭vivado应用程序本身。
2020-05-25 10:55
