我想问下，为什么fft那个例程改了下采样频率和点数，仿真结果就不对了
2020-03-12 10:35
vivado中如何对edif封装后的文件进行modelsim下的时序仿真，求教
2017-09-03 14:52
我将一直循环得到的值转换成字符串后就不对了，不知道是为什么？难道是转换过程中有什么机制？
2016-11-30 11:00
自己做了一个工程，静态时序分析的结果CLK信号的SLACK是负值（-7.399ns），书上说该值是负值时说明时序不对，但是我感觉
2010-03-03 23:22
Vivado下显示指定路径时序报告的流程。 1.打开布局布线后的结果 2.指定到工具下的时序报告 3.选择
2021-01-15 16:57
请问一下我一段代码功能仿真一切正常，但是为什么我综合后仿真就不对了综合前的仿真是正确的，
2013-05-14 16:13
post-synthesis timing simulation-----综合后带时序信息的仿真，综合后带时序信息的
2018-01-24 11:06
modelsim时，会给出相应的时序关系。这只能验证你的代码正确性。综合后仿真：将刚才编写的代码通过综合器综合，若能够综合，则会添加相应的时延信息，判断你的代码是否符合要求。时
2016-08-23 16:57
转自：VIVADO时序分析练习时序分析在FPGA设计中是分析工程很重要的手段，时序分析的原理和相关的公式小编在这里不再介绍，这篇文章是小编在练习
2018-08-22 11:45
断电，这时执行程序正确，捕获口正常工作，锁相环正确，但是当我断电再上电，程序执行结果就不对了。想问一下TI的那篇文档给的例子中将程序从FLASH移到RAM的文件对不对，有没有限制，而且我以前单独调锁相环时都对的，当加
2020-06-17 09:17
