我在拿IDF例子里的UART echo改一个半双工通讯去操作串口总线舵机，发现例子缺省4管脚的上下拉似乎是固定的，不管怎么设都不变，换个管脚就可以随便设了，文档里也没找到相关说法，就找到34-39脚是没有
2024-06-06 06:27
上下拉电阻大小计算,一直很困惑,这些大小计算来路,还恳请各位帮忙引导~~决定因子有那些.值得大家深入,问过公司好多同事,都说不出所以然.网友1：上拉或下拉取值一般选常用
2015-10-19 18:06
器件连接时的灌电流能力不尽相同，连接上会有驱动问题，此时需要加上拉电阻，加大输出引脚的驱动能力。 阻抗匹配长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配（并联终端匹配），有效的抑制反射波
2019-07-27 08:38
、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉
2013-07-21 21:43
、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉
2012-08-07 15:15
下拉电阻。上拉就是将不确定的信号通过一个电阻钳位在高电平，电阻同时起限流作用。下拉同理。也是将不确定的信号通过一个电阻钳位在低电平。不过从程序设计的角度讲，上拉就是如果没有输入信号则此时I/O状态为1，下拉相反。具体
2019-05-21 06:21
为1/4单位阻抗或者1/8单位阻抗(单位阻抗为12kΩ，1/4单位阻抗为48kΩ)，在管脚悬空时容易受到电磁干扰。因此为了防止485总线出现上述情况，通常在485总线上增加上下拉电阻（通常A接上拉电阻
2019-05-21 07:10
Quartus II 中管脚上拉电阻（弱上拉）的设置方法Quartus II 中管脚上拉电阻（弱上拉）的设置方法在使用 Altera 的 FPGA 时候，根据系统设计需
2012-08-12 16:10
请教一个问题，当LMK00725的输入为LVPECL电平时，由于芯片输入管脚内部存在51KOhm上下拉，那在芯片外部是否还需要增加上下拉偏置电阻呢？ 我目前参考的是手册中的典型应用电
2024-11-11 07:07
电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS 电路上下拉电阻阻值以几十至
2012-03-08 14:59
