，设置的主时钟频率是250M，实际送给cpu的也是这个频率，但是看了一下nuclei studio里面的system_hbirdv2.c文件里面的时钟频率确是80M，这俩已经不匹配了，但是在vivado
2023-08-11 11:18
亲爱的大家，我现在正在使用Vivado 2013.3。我试图将PL结构时钟从1 MHZ更改为500KHZ。 （1 MHZ下没问题）但是，Vivado在运行综合时崩溃了。对我来说减少PL结构
2020-03-25 08:40
嗨团队， 我正在尝试在虚拟机ubuntu 12.04上安装vivado许可证。我正在选择“获得免费许可证 -Vivado_Webpack，sdk，免费IP等等“推销”现在连接“”，它应该遍历
2018-12-06 11:12
大家好 我想知道我项目中的时钟结构，但是当我打开时钟摘要时，我的源代码中找不到一些时钟信号。 怎么解释这个现象？是否有任何文件描述时钟摘要详述？BR蓝翔以上来自于谷歌翻
2018-10-19 14:27
大家好，据我了解，Vivado仅在合成过程的地点和路线部分使用多线程。那么，真正改变vivado性能的方法（性能=从头开始合成项目的速度+在vivado合成时在计算机上执行其他工作的能力）主要是核心
2019-04-25 06:33
求能显示多个国家和时区时间的虚拟时钟。
2017-04-16 17:50
嗨，我试图用Vivado安装来污染我的世界。 Petalinux工具指南指导如何通过jtag将固件和软件安装到Zync Ultrascale +（在headstart板上）。已经下载了https
2018-12-24 14:04
你好，我在Win10中使用vivado 2016.2 for zynq7020。我的时钟方案是zynq PS FCLK_CLK0-->时钟向导IP输入（Primitive PLL）的输入。合成
2018-11-05 11:40
FPGA）吗？升级是从14.1免费的吗？2）Vivado能否成功执行门控时钟以启用时钟转换以减少使用的时钟资源？我使用VC707进行原型设计，手动重新编码不实用。3）
2019-09-03 09:58
嗨，我想创建一个设计，我需要2Mhz clk，我想用16Mhz输入时钟的vivado套装中的“时钟向导”IP核生成它。根据Xilinx手册（下面的链接），这可以通过CLKOUT4_CASCADE选项
2020-07-27 06:32
