sopc builder中添加自定义ip，编写自定义ip核的时候， avalon接口信号：clk、rst
2013-11-26 11:11
设计是纯粹的IP构建。这意味着用户必须为所有HDL模块制作自定义IP并将其打包为IP。这可能导致管理大量自定义
2019-03-29 09:14
e203自定义指令硬件模块设计，修改内核，综合没错误，软件也修改工具链通过并产生verilog文件，但在vivado硬件里自定义指令识别为非法指令怎么解决
2025-03-07 07:34
嗨，我开始使用Vivado了。我正在尝试配置从Dram读取数据的自定义IP，处理它们然后将结果发送到Bram控制器。我想过使用AXI主接口制作自定义
2020-05-14 06:41
你好，我使用创建和导入向导创建我自己的IP，然后我通过fsl链接我的ip与microblaze接口，但是我不能通过fsl得到输出所以在自定义ip vhdl code.t
2020-03-11 09:59
你好专家当我在XPS 14.6中的Create或Import Peripheral ...向导之后添加一个简单的自定义IP时，它不会显示在Project Local PCores列表中。但是，我
2020-03-18 10:22
嗨，我正在使用zynq zc702，我设计了几个自定义ip，它们用verilog模块编写，并且将驻留在PL部分，现在我的设计工作正常，ps和pl通信意味着即用自定义ip
2019-03-04 13:02
自定义外设和自定义指令在SOPC系统中是如何运行的？怎样去验证？
2021-05-26 06:33
嗨， 我们正在尝试将自定义IP连接到vivado的IP集成商中的可用IP。但我们在综合设计时发现了一些问题。请查看附带的
2020-04-09 06:28
Vivado中的自定义IP，并使用Microblaze启动测试过程，将存储在BRAM中的值（输入）读取到DUT，并将来自DUT的输出值存储到另一个BRAM，并使用预期产值。我想知道这是否可行，或者是否有
2018-11-05 11:32
