用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改（网上查的都好概括，不止如何修改。）
2018-05-28 11:28
有没有办法检查vivado用于构建综合，实现等的时间量？以上来自于谷歌翻译以下为原文is there way to check amount of time vivado
2018-11-06 11:46
在vivado中导入E203V2相关源文件并建立工程以后，工程建立以后仿真可以运行，但是综合的时候出现很多no_clock 的警告，提示很多寄存器没有时钟输入，这该怎么
2023-08-11 07:43
您好我有一个关于vivado hls的问题。RTL是否来自xivix FPGA的vivado hls onyl？我们可以在Design Compiler上使用它进行综合吗？谢谢
2020-04-13 09:12
vivado成功合成应该采取什么样的时间？在什么时候我应该说合成不起作用？我一直在等待运行综合的15分钟
2020-04-02 09:40
亲爱的大家，我现在正在使用Vivado 2013.3。我试图将PL结构时钟从1 MHZ更改为500KHZ。 （1 MHZ下没问题）但是，Vivado在运行综合时崩溃了。对我来说减少PL结构时钟非常重要，因为我打算在一
2020-03-25 08:40
菜鸟求指教，最近在用vivado 2015.3 做个小项目，遇到问题：代码综合后会报错：'get_property' expects at least one object.错误地址在IP的 clocks.xdc文件中。
2016-08-31 10:42
Vivado下的工程能用Synplify综合吗？怎么找不到在综合工具添加的位置呢？
2019-06-04 09:45
本人是一名FPGA小白，目前在学习如何使用vivado软件，买了一块ALINX的开发板，按照它的使用教程走到了综合（Synthesis）这一步，但是反复多次，都是综合失败并且综
2023-09-22 10:10
输入电压每隔一定的值，ADS1112的读出的AD值就会保持不变，好长一段时间以后才会恢复。
2025-01-17 07:37
