这是我在论坛里下的报表生成例程，可是这个程序里的报表模板已经写好了，我想改成自己想要的模板格式，但是不知道怎么改，附上源码希望大神可以指点一下。attach://790204.zip
2019-05-07 14:49
本帖最后由 rty568 于 2019-5-7 14:43 编辑 这是我在论坛里下的报表生成例程，可是这个程序里的报表模板已经写好了，我想改成自己想要的模板格式，但是不知道怎么改，附上源码希望大神可以指点一下。
2019-05-06 22:12
如何利用python自动生成verilog模块例化模板？
2021-06-21 06:06
嗨，如何在Vivado项目中实例化hdl系统生成器输出的多个实例？在vivado项目中很容易实例化一个hdl系统
2020-07-31 10:38
通过sdk安装stm32f4的包之后生成例程后，编译出现错误，error: 'RT_SERIAL_FLOWCONTROL_NONE' undeclared
2022-09-27 10:15
通过sdk安装stm32f4的包之后生成例程后，编译出现错误，error: 'RT_SERIAL_FLOWCONTROL_NONE' undeclared
2022-10-25 10:44
通过sdk安装stm32f4的包之后生成例程后，编译出现错误，error: 'RT_SERIAL_FLOWCONTROL_NONE' undeclared
2022-09-22 09:54
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸载过Modelsim，用vivado打开过ISE工程，因为工程中很多IP核不能用所以在重新生成过程中发现
2023-04-24 23:42
HI，我正在使用Vivado 2014.2和SDK 2014.2进行部分重新配置的项目。我想使用AXIHWICAP IP执行部分重新配置，我必须生成部分位文件。但是Vivado工具没有部分重新配置许可证。有没有任何方
2020-05-19 08:51
vivado 出现问题要先分析；vivado2017.4生成比特流失败，请教一下大家
2021-03-05 06:37
