在ISE中，可以很方便地生成RTL模块的实例化模板，Vivado其实也有这个功能，只是要通过Tcl命令实现，而且这个命令隐藏的比较深。以
2020-12-30 16:23
Vivado生成、固化烧录文件方法说明。
2021-04-21 11:08
这是我在论坛里下的报表生成例程，可是这个程序里的报表模板已经写好了，我想改成自己想要的模板格式，但是不知道怎么改，附上源码希望大神可以指点一下。attach://790204.zip
2019-05-07 14:49
在Vivado中禁止自动生成BUFG（Buffered Clock Gate）可以通过以下步骤实现。 首先，让我们简要了解一下什么是BUFG。BUFG是一个时钟缓冲器，用于缓冲输入时钟信号，使其更稳
2024-01-05 14:31
如何利用python自动生成verilog模块例化模板？
2021-06-21 06:06
本帖最后由 rty568 于 2019-5-7 14:43 编辑 这是我在论坛里下的报表生成例程，可是这个程序里的报表模板已经写好了，我想改成自己想要的模板格式，但是不知道怎么改，附上源码希望大神可以指点一下。
2019-05-06 22:12
嗨，如何在Vivado项目中实例化hdl系统生成器输出的多个实例？在vivado项目中很容易实例化一个hdl系统
2020-07-31 10:38
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸载过Modelsim，用vivado打开过ISE工程，因为工程中很多IP核不能用所以在重新生成过程中发现
2023-04-24 23:42
通过sdk安装stm32f4的包之后生成例程后，编译出现错误，error: 'RT_SERIAL_FLOWCONTROL_NONE' undeclared
2022-09-27 10:15
通过sdk安装stm32f4的包之后生成例程后，编译出现错误，error: 'RT_SERIAL_FLOWCONTROL_NONE' undeclared
2022-10-25 10:44
