项目描述添加到Vivado项目中？以上来自于谷歌翻译以下为原文When I create a project in ISE, one of the fields
2019-04-19 13:36
用vivado进行仿真，文件添加有错误，按论坛里以前的建议把文件改成了全局变量，但还是显示无法添加。
2023-08-11 10:21
我正在开始一个新的Spartan 7项目，但我的公司在Vivado 2016.2上进行了内部标准化。有没有办法添加Spartan 7支持？如果没有，什么版本的Vivado开始支持Spartan 7？
2019-08-08 09:20
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面富含了大量的信息，我想知道edf文件怎样添加到
2016-09-07 11:34
回到ISE， 我们可以做的一件事是路由设计，然后为设计生成约束文件，过去对这些较小的部件有用，看看工具如何连接引脚，给出了一个起点，我怎么在Vivado做这个？在vhdl / ip块中输入设计，模拟
2018-10-22 11:19
我有一块带有XC7A100T设备的AC701板，在vivado中不支持nativley。在尝试使其工作时，我选择了一个名称相似的设备，因为不清楚哪个设备对应于我安装的设备，然后尝试编译。如何向项目添加板选项卡，或定义哪个端口连接到哪个
2019-10-08 09:48
在使用Vivado GUI实现和分配引脚信息后，我没有在xdc约束文件中看到结果。例如，引脚和iostandard。他们在哪里攒钱？以上来自于谷歌翻译以下为原文After
2018-11-07 11:24
你好我对Vivado 2017.2以及2017.1.Vivado在打开项目或向项目添加新源时关闭了。重新安装并没有解决问题。任何帮助，将不胜感激。以上来自于谷歌翻译以下为原文Hi I have
2018-12-26 11:28
用VCS仿真没问题，用vivado仿真时添加rtl时就出现错误； 出错在rtl里断言语法上（assert property），这会导致编译不通过；该如何解决？
2023-08-16 07:47
我们在做参赛课题的过程中发现，上FPGA开发板跑系统时，有时需要添加vivado的ip核。但是vivado仿真比较慢，vcs也不能直接对添加了
2025-10-24 07:28
