大家好，我有一个小的Vivado项目，想要修复整个设计的路由。然后，我想将某些单元移动到FPGA架构的其他区域，同时保留剩余的布线。我想知道如何通过Vivado实现这一目标？谢谢以上来自于谷歌翻译
2018-11-06 11:42
的过程，而后端设计则是把门级网表布局布线到芯片上最终实现的过程。 以下两图分别表示 ISE 和 Vivado 的基本设计流程： ISE 中设计实现的每一步都是相对独立的过程，数据模型各不相同， 用户
2023-06-28 19:34
Vivado下显示指定路径时序报告的流程。 1.打开布局布线后的结果 2.指定到工具下的时序报告 3.选择路径的起点和终点 4.双击路径时序结果显示详细的时序情况
2021-01-15 16:57
的strategy里面有一个Flow quick的模式，选择Flow quick模式对比之前的模式可以发现，VIVADO在这个模式下进行布局布线会快很多，但是时序也变的一塌糊涂。小编认为这种模式可以在一些比较大的工程里，比较赶时间的情况下尝试使用。
2018-08-22 11:45
verilog文件：在顶层top里，我们例化了一个adder模块，adder为一个简单的加法器。当我们把这两个文件导入VIvado后即可进行正常的布局布线。那么问题来了，假设adder是我的一个核心
2022-07-18 16:01
请教大家一个vivado安装问题，安装完成后直接打开vivado过2分钟后显示超时，运行vivado.bat产生一个文档，显示：no stack trace available, please
2014-12-03 11:59
什么是Vivado？
2021-03-02 06:26
大家好，据我了解，Vivado仅在合成过程的地点和路线部分使用多线程。那么，真正改变vivado性能的方法（性能=从头开始合成项目的速度+在vivado合成时在计算机上执行其他工作的能力）主要是核心
2019-04-25 06:33
列表和基于文本的配置选项，然而 IP Integrator 提供了更加图形化的接口。其他的变化则更加细微，比如说，Vivado 中的综合和布线的引擎相比 ISE 来说由很大的改进，但是这对于用户却是透明
2021-01-08 17:07
GuideUG633- Floorplanning Methodology GuideUG792- Pin Planning Methodology GuideUG899- Vivado Design
2018-09-26 15:35
