你好ISE的合成与实现，最终资源利用分析报告正常。现在在Vivado中，在实现逻辑优化（opt_design）的第一步（实现
2018-10-24 15:23
至简设计法纯逻辑实现SDARM控制器
2020-12-15 06:12
在vivado中建了一个microblaze的工程，现在要在sdk中编程做一些计算，但是现在没有开发板，sdk可以纯软件对程序进行调试么，我自己试了好久每次都报错说无法找到fpga
2020-11-06 22:19
请问各位有没有利用FPGA纯逻辑初始化配置AD9361，有的话麻烦发一个配置寄存器的详细步骤，能产生任意频率的点频就好了
2018-09-07 10:21
大家好， 我无法在Vivado逻辑分析仪中查看wavefrom，下面你可以找到图像附加的波形是如何准确的...可以帮助我解决这个问题。谢谢Naveen S.
2020-03-20 09:26
我使用vivado 2014.4使用JTAG到AXI Master进行调试设计。当我运行实现时，系统有错误[Drc 23-20]规则违规（RPBF-2）IO端口驱动逻辑 - 设备端口clk驱动
2020-05-01 15:01
嗨， 我正在开发一种设计，其中WNS报告为85 ns，源和目标寄存器之间有153个组合级别。它处于同一时钟域。是否有一个设置，我可以约束vivado说我可以限制regiaters之间的组合逻辑级别
2018-10-19 14:42
我请教一下，对于Zynq-7000芯片的开发板，嵌入ARM核。我能不能像对 纯逻辑的芯片一样，只对Zynq芯片内PL部分编程，然后综合-实现-生成Bit流，最后下载到我
2017-03-15 14:41
%8D%AE/m-p/301099/highlight/true#M534最近有个问题被困了好久，希望知道的大神能给一下解答，谢谢！主要集中在vivado下microblzae和外部逻辑交互，采用
2017-03-21 14:01
FPGA可以用纯C语言开发吗？
2023-10-31 08:26
