嗨，如何在Vivado项目中实例化hdl系统生成器输出的多个实例？在vivado项目中很容易
2020-07-31 10:38
嗨，我将通过Vivado定制我的所有者IP。如果我在Vivado中使用AXI接口创建和打包IP时选择verilog作为HDL，那么我可以在用户逻辑部分中实例化由VHDL
2020-03-16 07:51
在“ten_gig_eth_pcs_pma_block”模块中创建2个实例。现在，我已将2个实例命名为“ten_gig_eth_pcs_pma_gt_i0 andten_gig_eth_pcs_pma_gt_i1”。但Viv
2020-05-20 06:11
OBUF，Vivado会将几个ODDR推断到输出缓冲区的I / O块中？2）在他/她的FPGA中可以使用多少ODDR？根据我的理解，如果ODDR确实在I / O块中实例化（我在下面的附件中圈出的那个，我就是
2018-11-02 11:28
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面富含了大量的信息，我想知道edf文件怎样添加到Vivado工程中去？要不然的话，总是提示核心模块
2016-09-07 11:34
/ synth_1 / .Xil / Vivado-15480- / realtime / tmp / 1F002480.rtd.pb 。请检查目录的权限和文件的存在。奇怪的是，当我减少实例化的数量时，综合运行到完
2020-04-27 08:00
和ffs利用率统计：bellow是vivado错误报告：[放置30-487]无法遵守实例到设备中的包装。请分析您的设计，以确定是否可以减少LUT，FF和/或控制组的数量。实例数：触发器：在考虑的设计区域
2020-08-14 07:56
你好，我从Digilent购买了一块ZYBO板，并兑换了Vivado Design Suite附带的优惠券。今天我试图实例化一个VIO核心，我的许可证出错了。如何访问Vivad
2018-12-14 11:35
要的任何尺寸，它将构建它出于多重记忆。好吧，它出现了 - 我认为Vivado正在做同样的事情，实例化BRAM_SDP_MACRO。至少，综合不抱怨。但我正在摸不着头脑。在BRAM_SDP_MACRO
2019-10-29 08:55
IBUF，只有顶级端口。也许这假设顶级综合将在那里自动推断出两个IBUF？在这种情况下，OOC模块应该实例化IBUF。这个假设是否正确？提前致谢，-拍http://tuxengineering.com以上
2018-10-24 15:19
