嗨，如何在Vivado项目中实例化hdl系统生成器输出的多个实例？在vivado项目中很容易
2020-07-31 10:38
在“ten_gig_eth_pcs_pma_block”模块中创建2个实例。现在，我已将2个实例命名为“ten_gig_eth_pcs_pma_gt_i0 andten_gig_eth_pcs_pma_gt_i1”。但Viv
2020-05-20 06:11
OBUF，Vivado会将几个ODDR推断到输出缓冲区的I / O块中？2）在他/她的FPGA中可以使用多少ODDR？根据我的理解，如果ODDR确实在I / O块中实例化（我在下面的附件中圈出的那个，我就是
2018-11-02 11:28
你好，我从Digilent购买了一块ZYBO板，并兑换了Vivado Design Suite附带的优惠券。今天我试图实例化一个VIO核心，我的许可证出错了。如何访问Vivad
2018-12-14 11:35
嗨，我将通过Vivado定制我的所有者IP。如果我在Vivado中使用AXI接口创建和打包IP时选择verilog作为HDL，那么我可以在用户逻辑部分中实例化由VHDL
2020-03-16 07:51
和ffs利用率统计：bellow是vivado错误报告：[放置30-487]无法遵守实例到设备中的包装。请分析您的设计，以确定是否可以减少LUT，FF和/或控制组的数量。实例数：触发器：在考虑的设计区域
2020-08-14 07:56
我在Windows 7上使用Vivado 2015.4，在Intel i7上使用16 GB RAM。我在笔记本电脑上看到随机崩溃。有时我会收到错误运行时错误R6025-纯虚函数调用而其他时候Vivado只是关闭。在任务管理器/进程下只运行一个
2020-04-27 07:11
大家好，我目前正在使用Xilinx ISE 11.x开展一个项目（在此项目完成并正常工作之前不会升级到12）。该项目包含一个非常大的模块，由几个较小的模块和IP核组成。大模块在设计中实例化8次。所有
2019-01-22 10:06
/ synth_1 / .Xil / Vivado-15480- / realtime / tmp / 1F002480.rtd.pb 。请检查目录的权限和文件的存在。奇怪的是，当我减少实例化的数量时，综合运行到完
2020-04-27 08:00
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面富含了大量的信息，我想知道edf文件怎样添加到Vivado工程中去？要不然的话，总是提示核心模块
2016-09-07 11:34
