dear all:求教 Vivado 问题！vivado 2015.3generate bitstream 后报错：[DRC 23-20] Rule violation (REQP-38
2016-09-23 11:36
最近学习Xilinx，用到的软件平台是Vivado，哪位大神有安装包呀，发我一下，谢谢
2017-07-11 17:05
使用Vivado 2015.4我生成了两个FIFO和一个Aurora Core。我收到与Vivado自动生成的时序约束相关的严重警告。由于我的FIFO在整个设计中被多次
2018-11-02 11:30
vivado2017.3这个版本有什么问题吗？为什么网上找不到安装包。
2019-01-16 17:07
您好，我正在使用Zynq 7设备在Vivado上运行AXI UART 16550示例项目。从AXI UART 16550 v2.0的文档中，Tx和Rx的FIFO深度为16个字节。我修改了测试台，看看
2020-05-25 07:42
我从黑金《verilog那些事儿，建模篇》5.5章节copy了程序又加入了网上找的fifo程序加以调用，结果串口调试助手需要发30个数才能收到发送的数据，这是怎么回事？（FIFO深度是16啊）程序在附件中（vivado
2016-08-10 21:01
我使用最新版本的vivado 14.4生成axi bridge gen3端点，尝试在ncsim中运行模拟，编译时遇到此错误。ncvhdl_cg：* E，DLCSMD：相关校验和包
2020-07-25 08:31
的数据包或一个简短的数据包，继续下去……当做。绒布 以上来自于百度翻译 以下为原文when i used the syn slave fifo example to transfer data from
2019-05-10 15:14
是否可以将VIVADO用于SPARTAN3？当我第一次打开VIVADO时，它似乎不是。是否有适用于SPARTAN3的VIVADO附加软件包？/ dindea以上来自于谷
2019-07-26 10:05
，使用我的板子一般只能发送几包数据，然后就出现上面的错误，不能继续发送。PERI_TXCSR 寄存器值为 0x0003，指示DSP程序写入数据到USB PHY的FIFO，并且启动了发送，但是没有发送完成
2020-05-06 07:44
