Vivado 的XDC设置输出延时 Vivado 的XDC设置输出延时，用于输出伴随时钟和数据的，数据是由系统时钟125M驱动，伴随时钟是由125M经过Pll相位移动-
2021-06-09 17:28
在FPGA设计中我们经常会遇到对一个信号进行延时的情况，一般只延时一个或几个CLK时，通常是直接打拍，如果要延时的CLK较多时，我们会选择移位寄存器IP核，而有时为了方
2022-06-30 17:39
本文详细介绍了vivado软件和modelsim软件的安装，以及vivado中配置modelsim仿真设置，每一步都加文字说明和图片。
2023-08-07 15:48
相关的另一个重要的应用就是估算信号的延时，这个延时可以是模拟电路通道上的延时，比如测量发射机射频链路延时有多大。也可以是
2014-01-10 14:28
现代雷达对接收信号都进行了一些形式的采样，而对信号序列x(n)的截短也是不可避免，通常使用乘积来实现。为了减少频谱能量泄漏，可采用不同的截取函数w(n)对信号进行截断，通常称为
2023-10-27 11:36
版本迁移的操作想必大家已经做过不少了，其中包括从ISE转换到vivado与vivado老版本迁移到新版本。郑智海同学给大家介绍了一下如何把工程从ISE迁移到vivado中。
2023-01-30 09:11
在使用JTAG仿真器在vivado环境下抓信号时，报如下错误:
2023-11-14 10:37
此篇文章里，我们将通过使用InTime来检验Vivado 2017.1和Vivado2016.4之间的性能对比。 概要：分别进行了3个Vivado 2017.1对Vivado
2018-07-04 11:23
如何使RC延时电路无延时呢？ RC延时电路是一种常见的电子电路，用于在电路中引入一个可控的时间延迟。然而，有时候我们可能需要使RC延时电路无
2023-11-20 17:05
本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。
2025-03-01 14:31
