菜鸟求指教，最近在用vivado 2015.3 做个小项目，遇到问题：代码综合后会报错：'get_property' expects at least one object.错误地址在IP的 clocks.xdc文件
2016-08-31 10:42
本人是一名FPGA小白，目前在学习如何使用vivado软件，买了一块ALINX的开发板，按照它的使用教程走到了综合（Synthesis）这一步，但是反复多次，都是综合失败
2023-09-22 10:10
vivado 2014.2。安装顺利进行，直到尝试完成安装，然后尝试“生成已安装的设备列表”。它每次都失败了。在安装日志中，这是记录的内容：2016-05-25 14：33：02,061调试：o.k
2018-12-21 11:01
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面富含了大量的信息，我想知道edf文件怎样添加到
2016-09-07 11:34
亲爱的大家，我现在正在使用Vivado 2013.3。我试图将PL结构时钟从1 MHZ更改为500KHZ。 （1 MHZ下没问题）但是，Vivado在运行综合时崩溃了。对我来说减少PL结构时钟非常重要，因为我打算在一
2020-03-25 08:40
vivado 出现问题要先分析；vivado2017.4生成比特流失败，请教一下大家
2021-03-05 06:37
我正在使用vivado 2016.2我在我的程序中循环编写，它失败了，[Synth 8-3380]循环条件在2000次迭代后不收敛相同的程序在ISE14.3中执行正常，但发现在vivado2016.2中执行
2020-04-29 09:36
）；没有像VHDL一样的重组件实例化。SystemVerilog语言的优势有：与Verilog相比代码结构更加紧凑；结构体和枚举类型有更好的扩展性；更高抽象级别的接口；Vivado综合支持
2020-09-29 10:08
您好我有一个关于vivado hls的问题。RTL是否来自xivix FPGA的vivado hls onyl？我们可以在Design Compiler上使用它进行综合吗？谢谢
2020-04-13 09:12
最近在自学Vivado HLS，自带的例子还是比较少的，有没有一些公开的高级综合项目呢，最好是C/C++代码的？
2021-01-31 15:42
