Vivado使用技巧的最大障碍，以至于两年多后的今天，仍有很多用户缺乏升级到Vivado的信心。本文介绍了Tcl在Vivado中的基础应用，希望起到抛砖引玉的作用，指引
2017-11-18 03:52
本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado。
2022-08-02 10:26
Xilinx的新一代设计套件Vivado相比上一代产品 ISE，在运行速度、算法优化和功能整合等很多方面都有了显著地改进。但是对初学者来说，新的约束语言 XDC 以及脚本语言 Tcl 的引入则成为
2023-04-15 09:43
在调试Vivado 过程中，由于生成的BIT文件过大，而我使用的FLASH又是32MBIT的，出现了FLASH过小，无法烧录的情况。
2018-12-22 14:21
关于Tcl在Vivado中的应用文章从Tcl的基本语法和在Vivado中的应用展开，介绍了如何扩展甚至是定制FPGA设计实现流程后，引出了一个更细节的应用场景：如何利用
2017-11-18 18:26
在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面。可能很多同学并没有很关注这个页面，直接默
2022-08-02 09:03
关于 Tcl 在 Vivado中的应用文章从 Tcl 的基本语法和在 Vivado 中的 应用展开，继上篇《用 Tcl 定制 V
2023-05-05 15:34
。总体而言，Vivado 2017.1比Vivado2016.4给出了更好的效果。虽然在测试1中的结果有些相似，但是Vivado2017.1从测试2和3
2018-07-04 11:23
Xilinx的新一代设计套件Vivado相比上一代产品ISE，在运行速度、算法优化和功能整合等很多方面都有了显著地改进。但是对初学者来说，新的约束语言XDC以及脚本语言Tcl的引入则成为了快速掌握Vivado使用技巧的最大障碍，以至于两年多后的今天，仍有很多用户缺
2022-09-19 16:20
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过。因为大家基本都是从Run Synthesis开始的。
2022-10-24 10:05
