Xilinx工具：vivado在图中，TX_CLK_i直接连接到TX_CLK_o。此外，TX_CLK_i将驱动输出数据引脚（TX_DAT）。我想使用输出时钟（TX_CK
2020-05-01 14:23
嗨，我想创建一个设计，我需要2Mhz clk，我想用16Mhz输入时钟的vivado套装中的“时钟向导”IP核生成它。根据Xilinx手册（下面的链接），这可以通过CLKOUT4_CASCADE选项
2020-07-27 06:32
在ISE中可以设置状态机安全模式 safe impementation模式，但是在Vivado中有没有类似的设置？我现在一段代码
2020-11-09 15:25
嗨，我正在使用KCU116并使用Vivado 2017.4目前的问题是，KCU116 Bank87 VCCO是3.3V，那么如何在xdc中为clk_125_p / n定义IO标准？看起来
2019-10-18 08:47
嗨，你能告诉我在闪存存储器MT29F1G08ABADAWP-IT：D的vivado工具中设置的设置，来自制造商Micron与Xilinx Zynq Soc XC7Z02
2019-03-27 10:14
地狱伙计们，你有没有在vivado中设置BLVDS_25转换速率属性“快速”？我试过并警告说Artix不支持BLVDS_25的压摆率。谢谢，金
2020-07-21 15:34
大家好，这对我来说是新的，它只在OOC合成设计的地点/路线运行期间发生，并且仅在新的Vivado 2014.3上发生。它总是必须像这样吗？ 2014.3中的开关/设置是否有变化？[选项31-38
2018-10-25 15:18
你好，我在Win10中使用vivado 2016.2 for zynq7020。我的时钟方案是zynq PS FCLK_CLK0-->时钟向导IP输入（Primitive PLL）的输入。合成
2018-11-05 11:40
嗨！我正在努力在Vivado IDE（v2015.1）中创建块设计。设计完成后，我将其加载到ZC706（Zynq 7000处理器）板上。有人可以告诉我如何使用端口（'Clk'）作为我的设计的时钟源，以及如何在.xdc
2020-05-08 09:08
。我打开批处理文件，我希望它在％VIVADO_VER％失败，因为没有变量，它无法找到下的可执行文件C：\赛灵思\ Vivado \ 2016.4 \ ....我需要为vivado工具和SDK
2020-05-25 07:41
