嗨，我正在为VC707eval板实现一个简单的VHDL程序，并且很难使用系统时钟。时钟是LVDS 200 Hz时钟。我在XDC文件中定义了SYSCLK_P / _N引脚。需要在代码中实例化差分输入和输出缓冲区。你知道如何在V
2020-08-14 09:08
VHDL代码，但我不确定如何实例化我的VHDL代码。 PlanAhead有一个顶级模块，称为system_stub.v，它包含MicroBlaze的实例化。如何
2019-03-05 13:31
嗨，我将通过Vivado定制我的所有者IP。如果我在Vivado中使用AXI接口创建和打包IP时选择verilog作为HDL，那么我可以在用户逻辑部分中实例化由VHDL创建的IP吗？谢谢。伟
2020-03-16 07:51
实例证明VHDL为什么是硬件设计中的一种有效的手段？VHDL语言设计相对于传统设计有哪些优点？
2021-04-08 06:55
嗨艾勒特在typicalpicoBlaze应用程序中使用的顶层文件：toplevel_ title.vhd那条领带kcpsm3 .vhd到title_file .vhd是一个组件实例化？结构描述？我问吗？因为我正在研究vhdl而且我正在谈论这个话题虽然我在划伤时很
2020-03-18 10:10
你好，我有一个VHDL项目，现在我只使用1 quad。我使用IP向导生成了此quad的代码。但我想知道我是否可以让这个四核的多个实例使用其他收发器？或者是否应该使用IP向导实例化每个单独的收发器？提前致谢，
2020-06-18 14:30
大家好！提前感谢您的回复。我目前正在尝试将IP添加到现有项目中。在新IP上，我想制作实例化模板Verilog和综合vhdl（就像我已有的IP）。有人知道怎么做吗？我搜索了我发誓的所有内容，在任
2019-03-14 07:39
大家好，我对VHDL有点新意，我想在你学习数字设计的同时，对你知道对VHDL有益的书籍有所了解。那么那些真正优秀的书籍是什么？
2020-05-22 06:42
FPGA入门：第一个工程实例之设计输入 本文节选自特权同学的图书《FPGA/CPLD边练边学——快速入门Verilog/VHDL》书中代码请访问网盘：http://pan.baidu.com/s
2019-02-13 03:22
你好， 在VHDL中是否有任何Verilog`ifdef等效的例子？问候，弗雷德以上来自于谷歌翻译以下为原文Hello, Is there any example of Verilog `ifdef equivalent in VHDL? Regards, Fr
2019-04-24 13:25
