VHDL语言应用实例指导 VHDL中的标识符可以是常数、变量、信号、端口、子程序或参数的名字。使用标识符要遵守如下法则
2009-03-20 14:15
【摘 要】 通过设计实例详细介绍了用VHDL（VHSIC Hardware DescriptionLanguage）语言开发FPGA／CPLD的方法，以及与电路图输入和其它HDL语言相比，使用VHDL语言的优越性。
2009-05-10 19:47
vhdl是什么意思 VHDL 语言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集
2008-09-02 12:55
国外超现代的iPod实用 下面是一个iPod shuffl改装的实例，最后变成了iPod核心的耳机了。
2010-02-02 11:41
什么是vhdl语言 VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述语言）。VHSIC是Very High Speed
2020-04-23 15:58
在VHDL程序中，实体（ENTITY）和结构体（ARCHITECTURE）这两个基本结构是必须的，他们可以构成最简单的VHDL程序。通常，最简单的VHDL程序结构中还包含另一个最重要的部分，即库（LIBRARY）和程
2020-04-23 15:43
实验六、VHDL的基本描述语句设计一 实验目的1掌握VHDL语言的基本结构及设计的输入方法。2掌握VHDL语言的基本描述语句的使用方法。二 实验设备
2009-03-13 19:23
电子钟VHDL设计 电子钟VHDL设计 标签/分类： 1.系统设计要求 (1)具有时、分、秒计数显示功能，小时为24进制，分钟和
2007-08-21 15:31
实验八、VHDL语言的组合电路设计一 实验目的1掌握VHDL语言的基本结构及设计的输入方法。2掌握VHDL语言的组合电路设计方法。二 实验设备与仪器
2009-03-13 19:26
VHDL设计中信号与变量问题的研究 在VHDL程序设计中，可以充分利用信号或变量的系统默认值，来灵活实现设计目标。本文从应用的角度举例说明了VHDL设计中信号与变量
2010-04-12 14:52
