VHDL语言和verilog语言有何区别
2019-03-28 06:52
VHDL语言和verilog语言有何区别
2019-03-29 07:55
请问是否有范例?(1) Verilog 中引用 VHDL原件?(2) VHDL 中引用 Verilog原件?
2019-01-10 09:27
怎样在Verilog写的testbench测试VHDL模块??一个vhdl的工程模块，怎么用verilog写testbench 来调用模块仿真！！真心求帮助
2013-08-01 22:54
我使用ise 12.4和pcie CORE Generator，语言设置为verilog而不是vhdl。我希望每次使用vhdl作为我的优先语言，但是当我打开项目选项时，CORE Generator
2019-01-24 10:28
嗨，我试图理解“write_vhdl”和“write_verilog”之间的差异。我有一个设计，我想从中创建一个网表。设计是用VERILOG编写的，我用“write_veril
2020-03-16 10:29
你好， 在VHDL中是否有任何Verilog`ifdef等效的例子？问候，弗雷德以上来自于谷歌翻译以下为原文Hello, Is there any example of Verilog `ifdef equivale
2019-04-24 13:25
大学的一些学习材料。可是最近有点迷茫，是学VHDL呢？还是学Verilog HDL。我网上查，有的说VHDL和Verilog HDL应用情况差不多，可是又有人说现在主要
2013-09-06 15:03
现在社会上Verilog与vhdl哪个用的比较多？
2016-09-08 20:45
现在工程是多个人开发维护，有的使用VHDL，有的使用Verilog，因此工程是Verilog VHDL混合结构，两部分模块有相互调用关系。在使用debussy调试时，从
2016-01-10 18:37
