电子发烧友

00:06:03 [4.5.1]--4.5-4.7数据类型转换、VHDL操作符及VHDL预定义属性

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00:08:50 [4.1.1]--4.1.1VHDL基本结构

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00:07:55 [4.4.2]--4.2计数器VHDL设计输入

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00:07:27 [4.2.1]--4.2VHDL文字规则

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00:09:43 [3.2.1]--2.1VHDL程序基本结构

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00:09:41 [5.4.2]--4.3秒表VHDL设计输入

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00:08:03 [4.4.1]--4.4.1VHDL数据类型

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00:09:27 [4.3.1]--4.3.1VHDL数据对象

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00:09:56 #硬声创作季 #Verilog 1天学会verilog-1 verilog的基本概念-1

水管工2022-12-01 00:24

00:11:28 #硬声创作季 #Verilog 1天学会verilog-8 verilog HDL-语句-2

水管工2022-12-01 00:34

00:13:28 #硬声创作季 #Verilog 1天学会verilog-3 verilog HDL-基本结构-2

水管工2022-12-01 00:28

00:13:36 #硬声创作季 #Verilog 1天学会verilog-3 verilog HDL-基本结构-1

水管工2022-12-01 00:27