VHDL转化为verilog中process中既有:=和
2015-01-16 15:58
嗨好了，我喜欢在函数中引入一个vhdl代码，但这些代码的实体内部有一个进程，现在我不知道是否可能，因为我没有看到类似的东西，请帮助我。感谢他们的贡献！以上来自于谷歌翻译以下为原文Hi good
2019-03-11 13:47
我在vhdl书中读过，如果vhdl进程中的灵敏度列表留空，则进程无限期执行，但如果我将灵敏度列表留空，则xilinx合成工具会显示错误。所以我在灵敏度列表中放入一个虚拟输入位信号并且据我所知，只有
2019-01-10 11:05
关于vhdl的问题：process(a, b, c) begin… end process; 如果a、b、c同时改变, 该进程是否同时执行三次？
2019-09-20 05:55
为原文does Vivado (from which version) support the VHDL process (all) statement? is there any pro/con
2019-04-25 08:42
本帖最后由 KIKI琪 于 2013-3-11 18:05 编辑 因为移位比较不熟悉用法这地方总出错if clk='1' and clk'event thenv ror 1;V设置的是变量错误
2013-03-11 18:00
vhdl 进程嵌套循环过程在进程中嵌套循环过程的语法问题，代码如下：procedure (signal c : integer;signal d : integer) isbegin......
2012-08-22 10:38
嗨， 我正在C和MATLAB中实现图像比较的代码。现在我想知道从xilinx上的.c文件中的.m文件（或）.vhdl文件创建.vhdl文件的过程，或者是否有任何可用于此
2019-03-18 13:10
VHDL语言编程，想实现一个脉冲触发信号程序如下B:process(clk)beginif(clk'event and clk='1')then if(temp2=114856)then temp2
2015-01-13 20:42
我想通过VHDL代码制作模数程序，我已经制作了这个代码库IEEE;使用IEEE.std_logic_1164.all;使用IEEE.std_logic_arith.all
2019-01-21 13:45
