verilog程序中需要用到定点数，用浮点数太复杂。。。有谁有关于定点数比较系统的资料吗。。。我找到黑金的教程，是关于浮点数运算的verilog实现，很详细，先传上来 Verilog 最后的私私细语 第一章 不同世界
2019-03-27 06:35
分享一点，xilinx FPGA的资料，回馈原子的论坛Vivado-Design-Suite入门介绍.pdf (764.48 KB )Verilog_HDL_那些事儿_时序篇.pdf (9.46 MB )
2019-04-23 04:04
大家好，我想在PSOC创建者3.3上使用Verilog构建一个自定义组件，但是在完成我的代码编写和构建过程后，我正在得到错误。PSOC创建者的Verilog和通用Verilog在语法
2019-09-23 16:08
MB )Verilog经验谈.txt (14.2 KB )verilog小结.txt (3.16 KB )FPGA设计流程指南.doc (130.5 KB )FPGA经验.pdf (1.07 MB )
2019-05-27 02:11
，发现资料真的比较少，那我就来这里凑凑热闹，给大家上传点热菜。。verilog_经典教程.pdf (1.73 MB )Verilog数字系统设计教（夏宇闻）程.pdf
2019-05-08 01:55
我想知道我是否可以使用逻辑单元（Spartan 6）的verilog代码，这样我就不必花时间为逻辑单元编写verilog代码。这可以节省我的时间，让我专注于其他部分内容，因为我有一个很短的时间来完成
2020-03-10 09:45
嗨，我想用Modelsim XE来模拟我的设计。您能否提供以下有关Modelsim XE模拟器的信息或我可以找到这些信息的任何链接：-1。它是否支持系统verilog进行验证？2。代码覆盖率支持.3
2018-11-27 14:20
IO布局后未放置请参阅我附带的SOC zynq design pdf。我将（* iobuffer_type =“none”*）包含在包装器verilog文件的LVDS输入中，如附加的pdf文件的图2所示
2020-08-25 10:30
嗨， 乘数IP在virtex中有输出舍入，但在斯巴达中没有。 如果我想用Verilog HDL实现roundinglikevirtexIP。怎么样？谢谢！以上来自于谷歌翻译以下为原文Hi
2019-03-01 08:25
最近在用verilog写液晶驱动，套着单片机的思想写verilog，但是这句话好像有问题Char
2017-07-25 10:40
