将verilog文件设置为顶层模块的命令是什么？在xilinx 14.1中，它是项目集sample.v但是对于13.1，任何人都可以帮助我吗？如果我输入相同的命令，我得
2019-10-24 06:37
vhdl顶层模块可以调用子模块内部定义的信号吗?怎么调用。。。。。verilog可以的，这样可以方便调试。。。。。
2013-08-08 11:27
请教各位朋友：假如我要做一张两层的PCB板子，为了更好看需要设置颜色，我只需要设置顶层和底层的那些颜色吗？第21层到第31层的颜色需要设置吗？
2016-09-18 20:34
用原理图做顶层模块，各个分模块怎么用verilog语言实现？求指导，求实例，求参考书！谢谢
2012-08-31 17:03
我可以用Verilog文件在PSoC Creator的顶层设计？非常感谢！
2019-11-06 10:35
本帖最后由 此账号已注册 于 2015-8-8 21:04 编辑 作为初学者，今天编写了几个 底层的 .V 程序，然后又编写顶层的.v顶层文件，可是，总是找不到添加的方法，百度了好久，也没找到，求助大神们，怎么添加？我的意思是这样的
2015-08-08 21:01
verilog中多个模块的引用先在顶层模块中引用一个数码管动态显示的模块：led_displed(.clk(clk),.
2012-10-24 15:40
quartus+modelsim联合仿真的时候，但有的.v源文件进行仿真前，需要把它设置为顶层模块（源文件并没有语法错误），然后将工程分析和综合后，点击RTL simulation，就有结果了？
2016-08-07 13:39
怎样让顶层模块调用子模块里面的数据
2023-10-16 08:36
奇了怪了，我来置顶别的窗口都OK，就是这个窗口置顶不了，看函数返回的，句柄数值有，但是结果就是0，就这个软件窗口怎么都不能置顶，但是我去WIN7上有可以，我的win10就是调不起来、、、、、
2020-04-12 17:24
