将verilog文件设置为顶层模块的命令是什么？在xilinx 14.1中，它是项目集sample.v但是对于13.1，任何人都可以帮助我吗？如果我输入相同的命令，我得
2019-10-24 06:37
vhdl顶层模块可以调用子模块内部定义的信号吗?怎么调用。。。。。verilog可以的，这样可以方便调试。。。。。
2013-08-08 11:27
我可以用Verilog文件在PSoC Creator的顶层设计？非常感谢！
2019-11-06 10:35
请教各位朋友：假如我要做一张两层的PCB板子，为了更好看需要设置颜色，我只需要设置顶层和底层的那些颜色吗？第21层到第31层的颜色需要设置吗？
2016-09-18 20:34
打开仿真顶层文件tb_top.v，存放在ITCM模块里面的指令是通过readmemh函数读入.verilog文件实现的： 下面通过对NucleiStudio IDE进行设置
2025-11-05 07:07
奇了怪了，我来置顶别的窗口都OK，就是这个窗口置顶不了，看函数返回的，句柄数值有，但是结果就是0，就这个软件窗口怎么都不能置顶，但是我去WIN7上有可以，我的win10就是调不起来、、、、、
2020-04-12 17:24
[table][tr][td]习惯了自己发现一些小问题，既然发现了，就记下来吧，不然又要忘了，这是多么悲痛的领悟。 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的，这时
2018-07-03 12:58
[table][tr][td]习惯了自己发现一些小问题，既然发现了，就记下来吧，不然又要忘了，这是多么悲痛的领悟。 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的，这时
2018-07-09 01:14
用原理图做顶层模块，各个分模块怎么用verilog语言实现？求指导，求实例，求参考书！谢谢
2012-08-31 17:03
verilog中多个模块的引用先在顶层模块中引用一个数码管动态显示的模块：led_displed(.clk(clk),.
2012-10-24 15:40
