简洁的Verilog语言（当然也要是可综合的）能让我用较少的乘法器实现（比如说，我有没有可能在一个循环中遍历这些输入信号）。乘法器用的太多，且不说实际电路面积太大的问题（假设我不是很care delay
2017-11-10 14:03
串行通信的工作方式有哪些？如何实现Verilog串口发送及接收一个字节数据呢？
2021-11-11 06:48
特权同学的《FPGA/CPLD边学边练---快速入门Verilog/VHDL》中的UART串口收发实验发送数据和接收的数据不一致。在每个有效
2017-11-30 09:25
输入。在用直流信号测试的时候还是读的比较准的，但偶尔会读出错误数据，而在用正弦信号测试的时候就会产生很多的错误。 下边是我读一次数据的时序图 请问我是时序方面哪里做错
2023-12-01 06:20
近期在做一个数据采集传输模块，采集6000多个数据打包，使用CRC校验。网上查找的相关verilog程序均是对单一数据处理的程序，
2019-03-11 15:34
用verilog设计一个冗余数据的插入模块，输入输出数据符合AXI4-strem协议，当tlast输入时候，开始冗余
2017-04-26 09:05
本帖最后由 杨电阻 于 2016-8-20 19:51 编辑 最近在nios中移植了uip/ip的以太网程序，现在想把接收到的以太网数据传递给quartus中写好的一些编码模块，但理不清nios中的时序，不知如
2016-08-20 19:47
这种语句是否可以以输入/输出端口的形式合成输入[1：0]测试[1：0];它在系统verilog中支持，而不是在verilog中。有替代方案吗？综合工具不会为此类语句提供
2020-04-13 08:29
的是用CPU做一些计算，然后把这个数组传递给verilog组件。我知道这可能是用API做的，但这是唯一的方法吗？我想这将是缓慢的，因为它将传输数据而不是共享它的地址，ANDI将通过大量的
2019-09-18 11:38
是如何保证的？另外接收机ADC是怎么采样出-60dBm和-90dBm信号的数据的？是不是要求ADC输入的峰值功率是固定的啊？还有信号的峰峰值在传输过程中是不是固定的啊？我的问题也许不是很专业，
2012-10-18 17:35
