用的很简单的verilog 程序，步骤都是按照教程来的，但是仿真结果输入总是高阻态，试了很多不同的程序都是同样的问题mo
2014-07-29 21:11
高阻态高阻态是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再
2022-01-25 07:03
在做时序仿真的时候，发现一个问题,代码如下：assign gateway_out1 = gateway_in10 * gateway_in11 结果发现 输出带有高阻态,波形如图。 在做功能
2017-07-27 09:09
今天在使用ISE的Isim仿真时发现输出一直为高阻，经过排查发现这种情况是由于仿真器无法全面检查测试模块导致，使用综合器检查即可排查错误。在我的测试模块中，同时使用上升
2017-09-06 14:45
最近调用乘法器的ip核为了进行有符号的16位乘法运算，查看内部输入信号 都正常不清楚为啥modelsim仿真的输出脚就是高阻态，求教各位了。谢谢{:23:}
2013-04-10 16:32
电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可
2012-01-17 10:08
电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可
2012-02-01 11:16
我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模块化设计的，几个子模块间用wire线把输入输出连接，在仿真的时候这些线全为x，这该怎
2017-04-25 01:00
我正在使用该芯片，将数据输出到FPGA处理。想请问下，由于不需读取旋变数据时，我将ad2s80芯片设置为禁能模式。这样会不会导致芯片禁能高阻与fpga输入高
2018-09-28 15:12
利用一个比较器生成43M 5V的方波，输入到DAC中，但比较器需要后接高阻态的芯片，DAC3162EVM的输入阻抗不是高
2024-11-21 06:22
