高阻输入和低阻输入是指在电子电路中输入端的两种不同电阻特性。
2023-12-25 15:32
用的很简单的verilog 程序，步骤都是按照教程来的，但是仿真结果输入总是高阻态，试了很多不同的程序都是同样的问题mo
2014-07-29 21:11
我们都知道单片机的双向IO口既能输入也能做输出，推挽输出时IO口能通过内部上下MOS管开关切换能输出高低电平，高阻态输入时，IO口内部上下MOS管都关闭，IO口工作在
2023-04-03 10:31
在做时序仿真的时候，发现一个问题,代码如下：assign gateway_out1 = gateway_in10 * gateway_in11 结果发现 输出带有高阻态,波形如图。 在做功能
2017-07-27 09:09
高阻态高阻态是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再
2022-01-25 07:03
今天在使用ISE的Isim仿真时发现输出一直为高阻，经过排查发现这种情况是由于仿真器无法全面检查测试模块导致，使用综合器检查即可排查错误。在我的测试模块中，同时使用上升
2017-09-06 14:45
最近调用乘法器的ip核为了进行有符号的16位乘法运算，查看内部输入信号 都正常不清楚为啥modelsim仿真的输出脚就是高阻态，求教各位了。谢谢{:23:}
2013-04-10 16:32
本文将介绍如何使用Icarus Verilog+GTKWave来进行verilog文件的编译和仿真。 Icarus Verilog Icarus
2021-07-27 09:16
Icarus Verilog（以下简称iverilog ）号称“全球第四大”数字芯片仿真器，也是一个完全开源的仿真器。
2022-08-15 09:11
Verilog 代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为 testbench，放在各设计模块的顶层，以便对模块进行系统性的例化调用进行仿真
2023-06-02 11:35
