modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和
2014-05-01 15:07
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和
2014-05-01 15:19
我在电子发烧友上看了小梅哥的fpga学习视频。看到rom那一节时，我按照视频讲解的方式调用了一个rom的ip核，编写了testbench文件。但是，得到的仿真结果rom中的数据全是
2018-03-07 11:31
问题：用vhdl语言和Verilog语言和matlab协仿真同一个程序，在modelsim上跑出来的结果不一样。导致时序有问题。网上查了很多资料没有结果。（调用的.m函
2015-04-28 09:12
本帖最后由 小yz 于 2016-4-21 23:13 编辑 用verilog编程后，在modelsim里面如何查看$display或$monitor等的输出结果呢 ？仿真完后transcript里面没有显示出
2016-04-21 11:54
请问大家的demo_nice生成的.verilog是这样子的吗 用这个.verilog仿真的时候，nice_req_valid一直没有拉高，但是下载到板子上执行的时候又有结果
2023-08-16 07:28
在NECLEI STUDIO中生成了.verilog，之后在VIVADO中读取，仿真，没有输出相应的计算结果，而是ITCM的一些数据，如下图。 请问如果想让它输出正常计算结果
2023-08-12 06:58
小弟出学verilog，有好多问题不懂啊。这里是从电子文档上直接赋值的程序（1）module a(clk); //书上说这是一段自触发振荡器，按理说防出来的应该是一段0101波形啊？为什么全是1？连
2012-10-02 15:43
我是使用SRAM的读写都没问题，但是AD转换出的的结果全是FF，大家帮忙看一下是怎么回事？是AD7572A的接法，clk是1M左右，RD是P3口复用的那个读RD，CSADC，一直被选中，A0和D
2019-01-02 10:46
工程中使用到了一个verilog写的模块，我一直用VHDL，把它调用进来，编译，仿真都可以跑，就送仿真结果不对。单独用VHDL编写一个
2015-01-14 14:15
