我在电子发烧友上看了小梅哥的fpga学习视频。看到rom那一节时，我按照视频讲解的方式调用了一个rom的ip核，编写了testbench文件。但是，得到的仿真结果rom中的数据全是
2018-03-07 11:31
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和
2014-05-01 15:19
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和
2014-05-01 15:07
问题：用vhdl语言和Verilog语言和matlab协仿真同一个程序，在modelsim上跑出来的结果不一样。导致时序有问题。网上查了很多资料没有结果。（调用的.m函
2015-04-28 09:12
就是一个简单的按键控制8位流水灯不同点亮方式的一个程序，但是不知道为啥led这边输出全是0.代码如下：[code]module led( input clk, input rstn, input
2021-09-02 16:45
本帖最后由 小yz 于 2016-4-21 23:13 编辑 用verilog编程后，在modelsim里面如何查看$display或$monitor等的输出结果呢 ？仿真完后transcript里面没有显示出
2016-04-21 11:54
我是使用SRAM的读写都没问题，但是AD转换出的的结果全是FF，大家帮忙看一下是怎么回事？是AD7572A的接法，clk是1M左右，RD是P3口复用的那个读RD，CSADC，一直被选中，A0和D
2019-01-02 10:46
基于Verilog HDL的DDS设计与仿真
2012-08-19 23:15
在verilog程序仿真时，发现双向端口引脚ad_data没有信号输出，但是该信号跑到最后所有信号的下面，并且出现一列ad_data~result信号波形。这是什么原因？
2013-04-13 22:43
我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模块化设计的，几个子模块间用wire线把输入输出连接，在仿真的时候这些线全为x，这该怎么办？
2017-04-25 01:00
