本帖最后由 虎子哥 于 2015-3-12 21:24 编辑 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟
2015-03-10 23:19
如图，建立时间和保持时间都是针对的时钟沿，如图所示，时钟沿有一个上升的过程，图中虚线与clk上升沿的交点是什么？幅值的50%？还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点？
2018-11-29 00:20
什么叫建立时间,保持时间,和恢复时间
2017-04-08 16:52
ADC时延和建立时间的区别是什么？以及ADC时延和建立时间将会如何影响您的应用电路？
2021-04-12 07:19
什么是同步逻辑和异步逻辑？同步电路和异步电路的区别在哪？为什么触发器要满足建立时间和保持时间？
2021-09-28 08:51
建立时间（Setup Time）是指触发器的时钟信号上升沿到来之前，数据保持稳定不变的时间。 输入信号应该提前时钟上升沿（如上升沿有效）Tsu时间到达芯片，这个 Tsu就是建
2021-07-26 07:36
什么是同步逻辑和异步逻辑？同步电路和异步电路的区别在哪？为什么触发器要满足建立时间和保持时间？什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
2021-08-09 06:14
我的PGA281增益由1变128时，建立时间Settling time过长有800uS左右（增益切换后延时1ms也没用），可数据手册明明是40us
2024-08-22 06:14
Hi,All AD7195数据手册中讲，当选择Sinc(4)滤波（禁用斩波，禁用零延时），在通道切换或单个通道上进行转换且输入发生阶跃变化时，ADC建立时间为4/fadc。 我的问题时，如果使用了
2018-11-06 09:08
建立时间和保持时间本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 在这个波形中，我们看到clk_r3的前后
2015-07-17 12:02
