用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改（网上查的都好概括，不止如何修改。）
2018-05-28 11:28
小弟刚学习FPGA不久，仅仅学习了一个普通工作流，但对于时序约束什么的几乎一无所知最近在编一个模块时，VIVADO综合实现出来Timing那里是红色，WNS TNS为负值，只知道似乎是当前布线延迟
2015-09-06 20:08
像Phoenix Contact提供的绝缘保护盖罩，目的在于端子条的遮盖保护，快速连接绝缘保护盖罩支架AP 3-TU，AP 3-TNS 35，可使用插入式标记条AP-ES标记，大概是这样的，大家还有什么想法吗？
2025-01-03 16:30
小弟在尝试玩DSP的时候遇到一个问题，CCS6.2建立新工程之后（TNS320F28335）在build的时候报错，下面是部分错误列表：Description Resource Path
2019-03-14 21:19
，它在Linux中提供了更好的结果（非常低的TNS）和Windows中的良好时序（没有时序违规）。我比较了Linux和Windows运行之间的综合日志，发现没有相关的差异。但是比较实施日志显示，在
2018-11-14 10:04
= 390.227INFO：[路线35-416]中间时间汇总| WNS = 0.077 | TNS = 0.000 | WHS = -0.163 | THS = -17.992 |有谁知道是什么导致这种情况，有没有
2018-11-12 14:36
本文介绍掌上电脑无线网络配置，涉及PocketDBA应用程序的组成、Web裁剪技术、通信协议、无线网络连接的相关设备及其功能；PocketDBAw使用时安全设置，包括数据的机密性、完整性，对用户访问验证和许可、本地网络安全与防火墙设置。
2021-06-04 07:01
我尝试使用Vivado 2016.2实现与2015.3相同的设计（https://github.com/Elphel/x393），2016年使用更多资源并且无法计时。我尝试了干净启动（新项目，只是同一组Verilog源和约束文件）和两个不同的选项 - 我们的项目可以配置为并行图像传感器或HISPI。所有综合和实施工具参数保持不变。 这是新软件的问题，还是旧的软件在时间上过于乐观而新的软件更现实？或者可能是工具的某些默认值发生了变化？还有什么我可以尝试从早期版本中获得与新软件相同的结果？设计选项2015.32016.2并行成像器79.68％切片，定时满足79.72％切片，1个时钟定时失败HISPI成像器80.94％切片，定时满足84.7％切片，2个时钟定时失败以上来自于谷歌翻译以下为原文I tried to implement the same design (https://github.com/Elphel/x393) with Vivado 2016.2 as I did with 2015.3, and 2016 uses more resources and fails timing. I tried it with clean start (new project, just the same set of the Verilog sources and constraint files) and with two different options- our project can be configured either for parallel image sensors or for HISPI ones. All the synthesis and implementation tools parameters remained the same. Is it a problem of the newer software, or the old one was too optimistic in timing and the new one is more realistic? Or maybe some defaults for the tools changed? Something else I can try to get the same results from the newer softwareas I did from the earlier version? Design option2015.32016.2Parallel imagers79.68% slices, timing met79.72%slices, 1 clock timing failedHISPI imagers80.94% slices, timing met84.7% slices, 2 clocks timing failed
2018-10-29 14:15
嗨，我的设计通常没有时间问题，但在特定的PC上有无数的路径（WNS -2.756，TNS-15,531.865 ......）。许多路径甚至在我在XDC文件中声明异步的时钟组之间（我在消息日志中看
2020-08-17 10:19
使用ARTIX-7（XC7A100TFGG484-2）芯片进行编译。但是，我的计时结果非常糟糕。一个大TNS。我确信已经对设计应用了适当的约束。该设计的逻辑使用率非常低，不到该设备的10％。然后，我
2020-08-17 08:40
