用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改（网上查的都好概括，不止如何修改。）
2018-05-28 11:28
小弟刚学习FPGA不久，仅仅学习了一个普通工作流，但对于时序约束什么的几乎一无所知最近在编一个模块时，VIVADO综合实现出来Timing那里是红色，WNS TNS为负值，只知道似乎是当前布线延迟
2015-09-06 20:08
的工程，有点奇怪的是，我在笔记本上用vivado编译报TNS不满足，在台式机却是满足；既然满足了时序，我就试了试Intime对功耗的优化效果，下图是打开Intime的界面图：下图是打开Project的图
2017-06-30 15:28
像Phoenix Contact提供的绝缘保护盖罩，目的在于端子条的遮盖保护，快速连接绝缘保护盖罩支架AP 3-TU，AP 3-TNS 35，可使用插入式标记条AP-ES标记，大概是这样的，大家还有什么想法吗？
2025-01-03 16:30
，它在Linux中提供了更好的结果（非常低的TNS）和Windows中的良好时序（没有时序违规）。我比较了Linux和Windows运行之间的综合日志，发现没有相关的差异。但是比较实施日志显示，在
2018-11-14 10:04
= 390.227INFO：[路线35-416]中间时间汇总| WNS = 0.077 | TNS = 0.000 | WHS = -0.163 | THS = -17.992 |有谁知道是什么导致这种情况，有没有
2018-11-12 14:36
小弟在尝试玩DSP的时候遇到一个问题，CCS6.2建立新工程之后（TNS320F28335）在build的时候报错，下面是部分错误列表：Description Resource Path
2019-03-14 21:19
导出工程，验证时序是否满足要求。四、工程验证工程1工程1芯片采用xc7a50t，系统时钟156M，目标时序TNS=0，LUT使用率在80%左右，内含SERDES、MAC等IP，其具体资源利用率如下图所示
2017-07-05 11:00
嗨，我的设计通常没有时间问题，但在特定的PC上有无数的路径（WNS -2.756，TNS-15,531.865 ......）。许多路径甚至在我在XDC文件中声明异步的时钟组之间（我在消息日志中看
2020-08-17 10:19
TD 软件的物理约束功能通过 ADC 文件除了基本的管脚约束以外还可以对布局布线进行约束。不仅可以对 SLICE, PLL,DSP,ERAM 等单元的物理位置约束，还可以对代码中的模块进行布局布线区域约束。本手册详细讲述使用 ADC 文件对 SLICE,PLL,DSP,ERAM 等单元进行物理约束和代码中具体模块进行布局布线区域约束的方法和步骤。本文档适用软件版本为 TD4.5.11969。
2022-10-27 06:28
