在使用Aurora时，我可以决定是否发送数据吗？非常感谢您的帮助。
2020-07-25 11:22
最近使用V6130T和75T链接，aurora8B10BIP核，ISE14.5.上电以后可以channelup正常，一旦FPGA别的部分开始工作，电流变大了就发现数据出错，有softerror。改变
2015-03-06 10:52
Vivado：2016.4FPGA：xcvu190Hello，我在两个xcvu190平台之间遇到Aurora 64B66B IP（v11.1）的一些问题。使用x4 GTY通道将IP配置为全双工，成帧
2018-09-28 11:29
你好，我正在尝试使用Aurora 8B / 10B建立仅传输（流媒体）。现在使用Vivado 2014.4进行模拟阶段。我知道GTXE2_COMMON原语需要在设计中使用以包含一个QUAD PLL
2020-08-14 08:49
嗨， 我在自定义板（Kintex 7）中为Aurora 8b10b创建了两个项目。Aurora Simplex_Tx和Aurora Simplex _RX。我想将这些设计整合在一起。我已将Rx的源文件添加到Tx项目中
2020-08-17 09:59
使用ISE 14.1，我试图在Virtex-4 FX中生成一个简单的Aurora 8B / 10B内核。核心似乎生成（生成完整的.vhd函数模型文件），但不会在.vho文件中生成任何代码以实例化到我
2019-03-20 15:43
大家好，我使用的是Vivado 2016.4和Virtex 7 XC7VX485T FPGA。我需要知道是否有一个选项可以禁用Aurora IP Core 8B / 10B中的时钟补偿功能。我可以看到IP核心文件，但它们都是只读的。谢谢，马诺
2020-08-18 09:43
我开发了一个应用程序，包括Userapp，Aurora IP 8b10b v8.3，两个FIFO（Tx和Rx）和sram模块。我使用ISim模拟了总应用程序。我得到了所需的结果。现在，我的疑问
2020-03-30 08:49
嗨，我正在尝试将Aurora与Virtex-6 LX240t配合使用。示例设计是由核心生成器（11.5和12.1）生成的测试代码。当我使用环回模式（近端PCS和PMA）进行测试时，两者都能正常工作
2020-06-02 13:14
你好！我正在使用Aurora 64/66示例设计项目（4个通道），每个clk发送8帧。当使用我的Vivado调试工具从我的K7开发板获取RX数据时，在最后一帧（如
2019-04-10 09:57
