T2080主板，基于NXP QorIQ 64位、4核、双线程T2080处理器，最高主频1.8GHz。T2080处理器集成了4个新一代E6500内核，支持高性能AItiVector处理单元。
2019-09-25 17:30
我在我的设计中使用 T2080 处理器。我对电源有疑问我在我的设计中没有使用 USB 接口，我仍然需要为 USB 导轨提供电源或者我可以不连接吗？
2023-03-31 08:24
EPT2080E，QorIQ PowerPCPCIe板用于开发高性能网络控制设备。 EPT2080E的核心是飞思卡尔QorIQ T2080。 T2080是一款高度集成的
2020-04-29 09:39
谁能给我提供 T2080 的 MTBF（或 FIT）文件？
2023-05-19 08:11
我正在使用带有 RGMII 接口的 T2080 处理器。对于 RGMII TX 和 RX 线路，需要串联端接以匹配阻抗。在 T2080 处理器中，需要什么值的串联终端？ 您好
2023-04-03 08:34
我们在我们的设计之一中使用了 QorIQ T2080 ( T2080NXN 8TTB) 处理器。 我们想获得此处理器的制造详细信息/产品生命周期，例如 当它进入市场/介绍 生命尽头
2023-05-31 12:20
对于 T2080 处理器的预布局仿真，请共享 IBIS 文件（用于仿真 Hyperlynx SI）
2023-04-03 08:51
请帮帮我 我正在使用带有 NOR 闪存的 T2080 定制板。我的系统中安装了代码 Warrior [CW_PA_v10.5.0]。我想将 RCW/uboot 编程到 nor flash 中，但总是显示 “Failed to reset the target”。我该怎么办？
2025-03-21 07:04
使用 SerDes 协议 F236 时，我们希望使用 SG2 作为 1000BaseKX。根据参考手册的表 19-1，SerDes bank 1 的所有通道都映射到 PLL1。在这种情况下，PCIe4 支持 Gen3，PCIe1、2 和 3 也都映射到 PLL1。 根据 19.4.2 SerDesxPLLnCR0 部分，DLYDIV_SEL 必须设置为 01 以启用 FRATE_SEL/16。输入 PLL1 参考时钟设置为 100MHz。 问题是由于更改DLYDIV_SEL 是重新配置PLL，是否必须遵循19.6.4.3 中定义的PLL 复位和重新配置流程？在更改 PLL1 的 DLYDIV_SEL 之前，必须禁用“连接”到 PLL1 的所有 PCIe 控制器吗？更改此设置是否会影响该 PLL1 上的 PCIe 接口在遵循该过程后的操作？
2023-04-18 08:25
这是我第一次使用处理器。我对 IFC 数据和地址配置有一些疑问。我使用的是 16 位数据宽度的 256MB NOR 闪存，与用作引导设备的闪存相同。对于 AD 引脚解锁，我使用的是 FPGA。由于处理器 AD(0:15) 引脚携带地址的 MSB 位，我会将这些信号连接到闪存 A(0:15)，处理器 A(16:26) 引脚连接到闪存 A(16:26)。其他处理器 A(27:31) 位如何，它必须 NC 还是应该连接/如果必须连接到我应该连接的地方？我需要弄清楚我们何时需要地址转换以及在我们的案例中使用哪种 ADDR_SHIFT_MODE。
2023-04-18 08:36
