Mailboxes是进程间通信的另一种方式，但是比semaphores更强大，因为Mailboxes可以在两个进程之间交换消息。
2022-12-13 09:24
Verilog模块之间的连接是通过模块端口进行的。 为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。 不幸的是，在设计的早期，我们很难把握设计的细节。 而且，一旦模块
2023-06-12 10:05
采用System Verilog语言设计了一种具有层次化结构的可重用验证平台，该平台能够产生各种随机、定向、错误测试向量，并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行
2018-01-12 11:28
正如我们所知，“bit”是无符号的，而“byte”是有符号的。那么，你认为下面两个声明是等价的吗?
2022-10-26 11:23
System Verilog 扩展了 Verilog 的 教据类型 ， 增强了指定文本值的方法。
2023-02-09 14:29
SVA是System Verilog Assertion的缩写，即用SV语言来描述断言。断言是对设计的属性的描述，用以检查设计是否按照预期执行。
2025-05-15 11:39
目前TCP协议大多由cpu跑代码实现， 这次用FPGA的纯逻辑实现 , System Verilog编写,下面给大家粗略讲一下我的实现方法，下面是工程的示意图。
2023-08-30 10:46
System Verilog调试布局由三部分组成。左上角Design Browser，可以访问仿真对象，右上角为Source Browser，用来展示源码，下侧窗口为Waveform window，用来显示波形。
2023-12-02 16:08
我们在购买soft IP的时候，vendor提供的是通用的verilog/system verilog的代码，而在不同的项目中，我们采用的工艺不一样，因此所需的memory 和同步cell不一样。通用的soft IP
2023-11-09 10:07
、System Verilog、VHDL、System C等。在我们的教程中用的是Verilog这种硬件描述语言（HDL），做过PCB设计的同学肯定会觉得这个过程很类似
2018-12-20 13:46
