• 发文章

  • 发资料

  • 发帖

  • 提问

  • 发视频

创作活动
0
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
返回

电子发烧友 电子发烧友

  • 全文搜索
    • 全文搜索
    • 标题搜索
  • 全部时间
    • 全部时间
    • 1小时内
    • 1天内
    • 1周内
    • 1个月内
  • 默认排序
    • 默认排序
    • 按时间排序
大家还在搜
  • C语言_语句运算基本练习

    总结C语言语句的几个基本练习题,计算素数、排序、求偶数和、可逆素数、水仙花数、交换大小写、交换变量的值、运算、语法特性等知识点。

    2022-08-14 09:46

  • assign语句和always语句的用法

    Assign语句和Always语句是在硬件描述语言(HDL)中常用的两种语句,用于对数字电路建模和设计。Assign语句用于连续赋值,而Always

    2024-02-22 16:24

  • C语言中if语句、if-else语句和switch语句详解

    在C语言中,有三种条件判断结构:if语句、if-else语句和switch语句

    2023-08-18 16:36

  • C语言总结_语句、运算符

    当前文章复盘C语言的: 运算运算符、基本运算符、数据类型、变量、for语句、while语句、goto语句、switch语句

    2022-08-14 09:39

  • 详解Verilog赋值语句、块语句、条件语句

    不可综合语句经常用在测试文件中,未注明的语句均是可综合的

    2023-07-02 10:47

  • 什么是SystemVerilog-决策语句-if-else语句

    决策语句(Decision statements)允许程序块的执行流程根据设计中信号的当前值分支到特定语句。SystemVerilog有两个主要的决策语句:if…else语句

    2023-02-09 14:15

  • VHDL并行语句(生成语句)使用练习

    实验七、VHDL并行语句(生成语句)使用练习一  实验目的1掌握VHDL语言的基本描述语句的使用方法。2掌握VHDL语言的生成语句的使用方法。二  实

    2009-03-13 19:25

  • Verilog中的If语句和case语句介绍

    我们在上一篇文章中已经看到了如何使用程序块(例如 always 块来编写按顺序执行的 verilog 代码。 我们还可以在程序块中使用许多语句来控制在我们的verilog设计中信号赋值的方式

    2023-05-11 15:37

  • stm32带操作

    其中STM32F系列有:STM32F103“增强型”系列STM32F101“基本型”系列,STM32F105、STM32

    2017-11-09 17:44

  • TTESEMI接口芯片TK3232E简介,国产3232IC

    TK3232一款无缝替换MAX3232E的产品,给RS232接口国产化提供一个新路径。

    2025-07-02 11:07