SOC（System on Chip，片上系统）设计中，时钟信号的控制对于整个系统的性能和功耗至关重要。本文将带您了解SOC设计中的一种时钟控制技术——Clock Gating，通过Verilog代码实例的讲解，让您对其有更深入的认识。
2024-04-28 09:12
在本篇博文中，我们来聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛。
2023-07-26 09:53
FPGA中的Bank和Clock Region有什么关系？
2023-05-15 09:32
Collapse可以将Sink，ICG，Buffer等cell不展开显示，只以一个简单数字和虚线表示连接关系，下图蓝圈表示该buffer驱动了100个clock sink
2020-05-19 16:20
Discrete Jitter是由MMCM/PLL引入的，其具体数值可通过点击图2中Clock Uncertainty的数值查看，如图5所示。通常，VCO的频率越高，引入
2018-11-12 14:40
现在的FPGA算法的实现有下面几种方法： 1. Verilog/VHDL 语言的开发 ; 2. system Generator; 3. ImpulsC 编译器实现从 C代码到 HDL 语言； 4.
2017-11-17 14:29
SYSREF和Device Clock需要同源。而且标准中推荐，SYSREF和Device clock都采用同样的电平类型，以防止在芯片内部产生额外的偏差。
2022-12-30 11:03
system generator是xilinx公司的系统级建模工具，它是扩展mathworks公司的MATLAB下面的simulink平台，添加了XILINX FPGA专用的一些模块。加速简化了FPGA的DSP系统级硬件设计。
2017-02-11 19:21
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可是设置
2017-02-11 11:53
前一阵一直在忙，所以没有来得及写博文。弄完杂七杂八的事情，又继续FPGA的研究。使用Verilog HDL语言和原理图输入来完成FPGA设计的方法都试验过了，更高级的还有基于System Generator和基于EDK/Microblaze的方法。
2017-02-11 03:10
