大家好 ...我在使用case语句时遇到问题....虽然我使用它如下::-------------------------------------------------- ---过程（CLK）开始
2019-06-26 11:47
大家好，我已经对这个任务做了一些研究，我认为这个任务很简单，但它不是（至少对我来说不是）！我试着用C语言转换上一个程序的开关/case语句（参见下面）：我发现了Microchip的一个提示——在文本
2019-10-08 06:43
序流、控制、条件和迭代等。VHDL 中的顺序语句有 WAIT 语句、断言语句、IF 语句、
2018-09-13 09:39
一、Shell分支语句case···esac语法 case 值 in 模式1) command1 command2 command3 ;; 模式2) command1
2018-09-07 16:31
用CASE ＷＨＥＮ 语句编写四选一的VHDL程序
2012-06-23 15:24
用case语句实现8段数码管对应数字显示的控制，4bit的dig信号表示应显示的数字（0~9），8bit的seg信号表示数码管8段led的控制，且数码管为共阳数码管，[7:0]seg从高位到低位分别表示DP、A、B、C、D、E、F、G
2023-08-28 11:02
、assign、always、task等语句或者模块进行复制。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。在设计
2020-12-23 16:59
verilog 中的 generate for 语句好理解，但是 generate if 和 generate case 语句怎么理解？？
2014-12-21 12:44
本帖最后由 lv0817 于 2015-2-21 20:59 编辑 如图问个问题，这里的case没有缺省可以么？begin case(One_Data)4'd0 : rTen_SMG_Data
2015-02-21 20:58
如下图所示，我编写了一个CASE选择语句，根据分数判定等级，但是现在我想让前面板上只有一个显示器，而不是所有的六个，这个要怎么实现呢？求教各位能够提出宝贵的意见。附件是建立的VI。
2017-11-12 00:22
