请教SRIO通信问题，6672和FPGA的SRIO通信，2个lane连接，现象如下： （1）两端都配置成2x，3.125G，FPGA显示port initial成功，link initial
2018-06-21 13:52
目前在调试多片6678与fpga通过cps1848交换芯片通信，使用的是论坛中keystone_srio例程调试过程中有几个问题。1.dap向dpga发数时而成功时而失败，失败时查看error
2019-06-04 11:03
本帖最后由 一只耳朵怪 于 2018-6-19 15:13 编辑 最近发现论坛上好多SRIO的帖子，刚好应客户需求我总结了一些SRIO的东西，在这里也分享出来，作为抛砖引玉吧。首先坦白来说我
2018-06-19 04:30
我们有一块带有 MPC8640D PowerPC 架构处理器的定制板。一个 sRIO 开关连接到这个处理器。在加载我们的自定义 Linux 映像时，我们无法初始化 sRIO，并且出现分段错误。 附上日志文件供您参考。请找到突出显示的
2023-04-18 07:00
\device_srio.cport mode（port模式）SRIO通道有自回环（loopback）模式和普通模式（Normal），要使用SRIO实现FPGA和DSP的通信，必须将各port调至Normal模式，即
2020-09-23 11:08
您好，我最近在看C6474的SRIO。 目前手头只有TI官方的C6474的SRIO的资料《TMS320C6474 DSP Serial RapidIO (SRIO) User's Guide》。但是发现该文档读不懂。
2018-06-21 02:35
\device_srio.cport mode（port模式）SRIO通道有自回环（loopback）模式和普通模式（Normal），要使用SRIO实现FPGA和DSP的通信，必须将各port调至Normal模式，即
2020-09-08 10:36
请问st--link经常烧录失败要怎么处理
2023-11-08 06:23
C6678和C6455使用SRIO通信，1x4p模式，3.125G，其中C6678使用TI的PDK中SRIO LLD 发现C6455发送过快时候C6678的接收缓存不够，触发StarvationQ
2018-06-21 09:01
; i++) while (CSL_SRIO_IsPortOk (hSrio, i) != TRUE);#endif 请教，各位大神，这是为什么呢？ 另外： /* Assuming the link
2018-08-03 08:20
