本帖最后由 一只耳朵怪 于 2018-6-25 14:57 编辑 请问在使用ddr3 和srio接口时，其外部时钟（ddr3clk和sriosgmiiclk）是必须的吗，考虑到其内部有专门的sysclk与之对应。另外ddr3
2018-06-25 06:37
收发接口来说，驱动初始化完毕之后，是不是FPGA可以通过一个接口向DSP发送数据，而DSP也可以通过另一个反向接口发送数据，就是说对于一对SRIO
2018-06-19 03:02
你好，我想请教一个问题，就是我用6474 SRIO，每次发送完一个4Kbyte包后，我需要SRIO响应一个中断。而不是像例程这样：/* Wait for the completion
2018-06-21 14:20
C6455特性是什么？SRIO标准有哪些？如何去实现C6455间的SRIO通信？
2021-06-02 07:12
您好，我最近在看C6474的SRIO。 目前手头只有TI官方的C6474的SRIO的资料《TMS320C6474 DSP Serial RapidIO (SRIO) User's Guide》。但是发现该文档读不懂。
2018-06-21 02:35
1.我使用的是c6670的例子工程SRIO_LoopbackDioIsrexampleproject，在evm板子上跑了一下，从运行完毕打印出来的log中发现只有核0执行了dio，而核1没有运行
2018-06-21 14:01
本帖最后由 一只耳朵怪 于 2018-6-20 11:00 编辑 在K1_STK_v1.1开发包的srio工程内函数SRIO_PktDM_init内对srio内的PKTDMA
2018-06-20 05:21
你好， 我想将FPGA上的数据 ， 位宽 32bit, 速率500MHz 左右 实时传到 DSP上去，应该如何设计接口，不使用RAPID IO/SRIO 等接口。
2018-06-21 07:51
C6678和C6455使用SRIO通信，1x4p模式，3.125G，其中C6678使用TI的PDK中SRIO LLD 发现C6455发送过快时候C6678的接收缓存不够，触发StarvationQ
2018-06-21 09:01
本帖最后由 一只耳朵怪 于 2018-5-25 15:56 编辑 我们设计的系统是6678和Altera的FPGA利用SRIO进行通讯，FPGA利用SRIO 1X接口，对6678进行
2018-05-25 10:16
